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(普通問題)
EDGE多時隙下的測試
| EDGE多時隙下的開關(guān)調(diào)制譜測試對時隙的配置有要求嗎？例如說2上1下，是不是必須 up3,4 down3，mainslot3另一個UP時隙在主時隙之后，不能up2,3 down3，mainslot3另一個UP時隙在主時隙之前。 類似這樣的要求有嗎？3GPP哪一份文件對此有規(guī)定嗎？求指教。 看到一份文件說不同的class等級要選擇不同的時隙配置，如下圖 |
現(xiàn)在的問題是900MHz 下時隙配置為up3,4 down3開關(guān)譜就沒有問題，如果配置成up2,3 down3就會FAIL。我傳個GIF圖，一看就很明白了。。
用的儀表是CMU200（用8960就看不出這個問題來，8960上也不可以配置時隙的順序）
提問者:
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