synplify

　　Synplify和Synplify Pro是Synplicity公司提供的專門針對FPGA和CPLD實現(xiàn)的邏輯綜合工具,它支持VHDL93（IEEE1076），包括std_logic_1164，Numeric_std，std_logic_Usigned，std_logic_Signed，std_logic_Arith；和Verilog95（IEEE1364）的可綜合子集。
　　該軟件提供的Symbolic FSM Compiler是專門支持有效狀態(tài)機(jī)優(yōu)化的內(nèi)嵌工具；SCOPE是管理（包括輸入和查看）設(shè)計約束與屬性，提供活頁式分類，非常友好的表格界面；用于文本輸入的HDL語法敏感編輯窗口不僅提供了對綜合錯誤的高亮顯示，結(jié)合圖形化的分析和cross_probe工具HDL Analyst，可以把源代碼與綜合的結(jié)果有機(jī)地鏈接起來，幫助設(shè)計者迅速定位關(guān)鍵路徑，解決問題；其提供的命令行界面，可以通過使用Tcl腳本極大的提高工作效率。

• 通信詞典解釋