高速突發(fā)模式誤碼測試儀的FPGA實現(xiàn)方案

摘要：突發(fā)模式誤碼測試儀與一般連續(xù)誤碼測試儀不同，其接收端在誤碼比對前要實現(xiàn)在十幾位內(nèi)，對具有相位跳變特點的信號進行時鐘提取和數(shù)據(jù)恢復(fù)，并且在誤碼比對時須濾除前導(dǎo)碼和定界符，僅對有效數(shù)據(jù)進行誤碼統(tǒng)計。本文提出一種基于FPGA實現(xiàn)的高速突發(fā)模式誤碼測試儀設(shè)計方案，并介紹該方案的總體設(shè)計過程，以及FPGA中主要功能邏輯模塊的工作原理和控制系統(tǒng)的設(shè)計。該測試儀應(yīng)用于1．25 GHz GPON系統(tǒng)突發(fā)式光接收模塊的誤碼測試中，具有較好的性能和實際意義。

引言

無源光網(wǎng)絡(luò)PON以其獨特的優(yōu)勢在網(wǎng)絡(luò)中已經(jīng)規(guī)�；�地應(yīng)用。由于GPON系統(tǒng)在現(xiàn)有PON系統(tǒng)中帶寬利用率最高，系統(tǒng)成本最低，且具有全業(yè)務(wù)支持能力，因此其前景被普遍看好，成為眾多電信運營商和設(shè)備制造商推崇的寬帶接入技術(shù)。

在GPON中，下行數(shù)據(jù)是以廣播形式發(fā)送的，上行數(shù)據(jù)由多個用戶終端按時分多址的方式發(fā)送的數(shù)據(jù)包組成。因傳輸路徑不同，各數(shù)據(jù)包有不同衰減，不同數(shù)據(jù)包相位間存在跳變，數(shù)據(jù)包中存在長連“1”、“0”，這些因素的影響使得OLT突發(fā)接收模塊接收的信號是特殊的突發(fā)光信號。對于上行的突發(fā)信號，OLT突發(fā)接收模塊不僅要從中恢復(fù)出幅值相等的信號，而且要消除相位突變，即完成時鐘和相位的對齊，因此OLT輸出的信號應(yīng)該為幅值相等且時鐘和相位對齊的電信號。本突發(fā)模式誤碼測試儀的作用是，準(zhǔn)確地判斷被測的OLT突發(fā)接收模塊的完成幅值恢復(fù)響應(yīng)時間和其可靠性。

1 突發(fā)模式誤碼測試原理

與一般連續(xù)誤碼測試儀相同的是，突發(fā)誤碼測試儀也由發(fā)送和接收兩部分組成。發(fā)送部分發(fā)送可預(yù)知的信號作為測試信號來模擬實際信道中傳輸信號，并將該信號送到待測設(shè)備中；接收部分產(chǎn)生與發(fā)送部分相同的信號，用以和接收的信號逐位比對，并統(tǒng)計誤碼數(shù)和誤碼率。

與一般連續(xù)誤碼測試儀不同的是，突發(fā)誤碼測試儀發(fā)送部分發(fā)送的測試信號要模擬突發(fā)信號，即具有相位突變和幅度不均衡的特點。此外，接收部分要從接收到的可能存在相位跳變信號中準(zhǔn)確地提取時鐘和恢復(fù)數(shù)據(jù)。

根據(jù)突發(fā)誤碼測試儀的特點，其總體設(shè)計框圖如圖1所示。

突發(fā)接收模塊(BMRx)是要測試的模塊。突發(fā)誤碼測試儀用FPGA邏輯來實現(xiàn)兩路時分復(fù)用(TDMA)數(shù)據(jù)的輸出，兩路數(shù)據(jù)先分別通過光可變衰減器不同幅度的衰減后，再經(jīng)過不同長度的光纖的時延，最后經(jīng)過光合路器合為1路信號輸出。光合路器的輸出數(shù)據(jù)近乎于實際GPON中的上行突發(fā)信號，且假定信號在經(jīng)過這些路徑后沒有出現(xiàn)誤碼。模擬的突發(fā)信號在經(jīng)過待測突發(fā)接收模塊后，經(jīng)過包分離電路提取1路包數(shù)據(jù)(ON-U#1或ONU#2)，該路包數(shù)據(jù)最后經(jīng)過突發(fā)模式時鐘數(shù)據(jù)恢復(fù)芯片提取出時鐘和4路并行數(shù)據(jù)。FPGA將提取的時鐘作為誤碼比對的源時鐘，并將4路并行數(shù)據(jù)重構(gòu)造后與本地產(chǎn)生的數(shù)據(jù)進行比對，統(tǒng)計誤碼。

2 FPGA中邏輯功能模塊設(shè)計

作為實現(xiàn)突發(fā)模式誤碼測試儀的重要芯片，F(xiàn)PGA主要實現(xiàn)如下功能：

①發(fā)送端產(chǎn)生兩路高速的時分復(fù)用信號，這兩路信號要具有GPON上行數(shù)據(jù)包的特點，即32位保護時間，44位前導(dǎo)碼，20位定界符。

②接收部分將接收到的4位寬的數(shù)據(jù)并化為8位寬的數(shù)據(jù)，并搜尋定界符將接收的數(shù)據(jù)進行邊界對齊。

③誤碼檢測器將接收到的邊界對齊后的數(shù)據(jù)與本地產(chǎn)生的偽隨機碼進行比對，僅對有效數(shù)據(jù)中出現(xiàn)的誤碼進行統(tǒng)計。

④同步檢測，失步后的重新同步。

圖2為FPGA中實現(xiàn)的主要邏輯功能模塊。