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一個網(wǎng)絡的頻率特性包括幅頻特性和相頻特性，在系統(tǒng)設計時，各個網(wǎng)絡的頻率特性對該系統(tǒng)的穩(wěn)定性、工作頻帶、傳輸特性等都具有重要影響。實際操作中，掃頻儀大大簡化了測量操作，提高了工作效率，達到了測量過程快速、直觀、準確、方便的目的，在生產、科研、教學上得到廣泛運用。本設計采用數(shù)字頻率合成技術產生掃頻信號，以單片機和FPGA為控制核心，通過A／D和D／A轉換器等接口電路，實現(xiàn)掃頻信號頻率的步進調整、數(shù)字顯示及被測網(wǎng)絡幅頻特性與相頻特性參數(shù)的顯示。
1 系統(tǒng)總體方案及設計框圖
1．1 系統(tǒng)總體方案
將輸出頻率步進可調的正弦掃頻信號源作為被測網(wǎng)絡的激勵Vi，可得被測網(wǎng)絡的響應為V0。通過測量各頻率點的幅度就可得到V0和Vi的有效值，兩者之比就是該點的幅度頻率響應；對V0和Vi進行過零比較、整形，再送到FPGA測量相位差，即可得到相頻特性。
1．2 系統(tǒng)總體設計框圖
系統(tǒng)通過鍵盤掃描得到外界設置的掃頻范圍和頻率步進，通過調用DDS控模塊控制DAC904，輸出掃頻信號。由于信號在被測網(wǎng)絡阻帶內會有很大的衰減，故用程控放大處理經(jīng)被測網(wǎng)絡的掃頻信號之后，利用AD637進行有效值采樣，LM311進行整形。信號有效值經(jīng)MAXl270進行AD轉換后得到有效值的數(shù)字量，整形后的信號經(jīng)測相模塊處理得到相位差值。在FPGA中寫入2個RAM存放被測信號的有效值和相位差值。完成一次掃頻后通過波形顯示模塊將幅頻、相頻曲線顯示在示波器上，并將特定頻率點的幅度和相位差值在液晶顯示器上進行顯示。系統(tǒng)實現(xiàn)框圖如圖1所示。
2 系統(tǒng)功能部分設計
2．1 掃頻信號的產生
直接數(shù)字合成(DDFS)信號源。它是一種完全數(shù)字化的方法：先將一個周期的正弦波(或者其他波形)的離散樣點幅值的數(shù)字量預先存儲于ROM或者RAM中，按一定的地址增量間隔讀出，經(jīng)D／A轉換后成為不同頻率的模擬正弦波信號波形，再經(jīng)低通濾掉毛刺即可得到所需頻率的輸入信號。按此原理，DDS可以合成任意波形，且可以精確控制相位，頻率也非常穩(wěn)定。利用FPGA制作起來相當容易，且掃頻步進實現(xiàn)簡單。設FPGA內部的參考頻率源的頻率為fclk，采用計數(shù)容量為2N的相位累加器(N為相位累加器的位數(shù))，頻率控制字為M，則DDS系統(tǒng)輸出信號的頻率fout=fclk／2N×M。頻率分辨率為：△f=fclk／2N。
若選取晶振頻率為40 MHz，頻率控制字為24位，相位累加器的位數(shù)為31位，則輸出頻率范圍為0．02 Hz～312 kHz，步進頻率為40 MHz／231≈0．02 Hz。
系統(tǒng)采用高速14-bit電流輸出型D／A轉換器DAC904制作DDS掃頻信號源。通過FPGA給其20 MHz的時鐘信號以輸出10 Hz～100 kHz的掃頻信號。該器件制作成的PCB板中，很好地考慮了接地，使得輸出信號在頻率為1 MHz可以達到無明顯失真。DAC904采用內部基準和雙極性接法，輸出信號幅值范圍為0～5 V。其原理圖如圖2所示。
