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1 引言
片上系統(tǒng)(System on Chip)已經(jīng)成為集成電路設(shè)計發(fā)展的必然趨勢。在片上系統(tǒng)中，模數(shù)轉(zhuǎn)換器作為模擬世界和數(shù)字世界的橋梁扮演著重要的角色。隨著CMOS工藝的進(jìn)步，關(guān)鍵尺寸不斷縮小，這使得數(shù)字部分的電路可以做到更低的功耗和更小的面積，但是模擬部分的電路卻未必如此。更低的工作電壓意味著需要更大的功耗和更復(fù)雜的電路結(jié)構(gòu)來保證運(yùn)算放大器有相應(yīng)的動態(tài)范圍。因此，很多SOC產(chǎn)品采用的工藝升級以后，DSP部分的成本相應(yīng)減小了，但是ASP部分的成本并沒有減小。
20世紀(jì)60年代面世的∑-△ADC利用過采樣和噪聲整形技術(shù)，放寬了對模擬電路的要求，通過速度換取精度，減小了模擬電路的規(guī)模，更有利于與先進(jìn)的CMOS工藝集成。目前，隨著開關(guān)電容技術(shù)的成熟，離散時間∑-△ADC已在高分辨率、中低速的場合得到廣泛應(yīng)用。
因為∑-△調(diào)制器的采樣時鐘周期和信號周期相差較大，即過采樣率較高和電路非線性的本質(zhì)特征，所以即便使用目前配置較高的計算機(jī)，對一個高精度∑-△調(diào)制器的晶體管級仿真也需要相當(dāng)長的時間，這對設(shè)計者為了得到理想信噪比而對電路進(jìn)行結(jié)構(gòu)改進(jìn)和性能優(yōu)化是十分不利的。業(yè)界對∑-△ADC提出了很多種行為級的仿真方法，其中較為流行的方法是采用MATLAB中的SIMULINK工具箱。它能夠?qū)σ恍┲匾姆抢硐胍蛩剡M(jìn)行建模，使設(shè)計者可以在時域很好地預(yù)估∑-△調(diào)制器的性能，大大提高了設(shè)計效率。
首先，本文討論了開關(guān)電容∑-△調(diào)制器幾種重要的非理想因素和行為級模型。其次，本文以2-1-1結(jié)構(gòu)∑-△MASH調(diào)制器為例，介紹了行為級設(shè)計方法。
2 ∑-△調(diào)制器非理想因素建模
在∑-△調(diào)制器中，除了量化噪聲外，電路中還有其他非理想因素影響系統(tǒng)的信噪比。通常需要考慮的非理想因素有時鐘抖動、開關(guān)的非線性、KT／C噪聲和運(yùn)算放大器的非理想?yún)?shù)(等效輸入噪聲、有限帶寬、有限增益、有限壓擺率和運(yùn)放有限擺幅)。下面以圖1開關(guān)電容(SC)1階∑-△調(diào)制器為例，對這些非理想因素做簡要說明，并給出用SIMULINK構(gòu)造的模型。
2.1時鐘抖動
在實際電路中，采樣時鐘大多源自晶振或鎖相環(huán)，他們都存在一定的相位噪聲，會造成采樣時刻的不確定性，如圖2，這種現(xiàn)象就是時鐘抖動。時鐘抖動對電路的影響與電路本身的結(jié)構(gòu)和階數(shù)無關(guān)。在分析時鐘抖動影響時，只需考察它對輸入信號采樣的影響。
對一個幅度為Av，頻率為fv的正弦輸入信號，它由時鐘抖動引起的誤差為：
假設(shè)△t是服從標(biāo)準(zhǔn)差為δ的正態(tài)高斯分布，其SIMULINK模型可表示如圖3。
2.2 開關(guān)引起的非線性
開關(guān)的非線性可由其非線性電阻模型建模。假設(shè)開關(guān)由互補(bǔ)CMOS組成，那么它的等效跨導(dǎo)可由下式表示：
由上式引起的采樣誤差與輸入信號有關(guān)，因此會產(chǎn)生非線性。這種非線性可用MATLAB函數(shù)表示，在系統(tǒng)仿真時作為一個模塊調(diào)用。
2.3開關(guān)的熱噪聲
熱噪聲是由載流子運(yùn)動造成的。假設(shè)開關(guān)的等效電阻為Ron，那么輸入信號由開關(guān)網(wǎng)絡(luò)產(chǎn)生的噪聲功率e2T為：
式中K為波爾茲曼常數(shù)，T為絕對溫度，該開關(guān)熱噪聲疊加在輸入信號上，可用下式表示：
上式中n(t)服從高斯正態(tài)分布。該行為級模型如圖4。
積分器有兩個輸入開關(guān)，一個用于輸入信號的采樣，一個用于反饋信號的采樣，在行為級仿真時要同時考慮這兩個開關(guān)的熱噪聲。
