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摘要：介紹了美國國家半導體公司的PHY芯片DP83848C的功能特性；給出了在RMII(Reduced Medium Independent Interface，精簡的介質無關接口)模式下的硬件電路及軟件設計，以及在PCB布局布線過程中的注意事項。該設計為嵌入式系統(tǒng)中以太網(wǎng)底層的軟硬件設計提供了參考，也為TCP／IP協(xié)議在嵌入式系統(tǒng)上的實現(xiàn)提供了硬件平臺。
引言
DP83848C是美國國家半導體公司生產(chǎn)的一款魯棒性好、功能全、功耗低的10／100 Mbps單路物理層(PHY)器件。它支持MII(介質無關接口)和RMII(精簡的介質無關接口)，使設計更簡單靈活；同時，支持10BASE～T和100BASE-TX以太網(wǎng)外設，對其他標準以太網(wǎng)解決方案有良好的兼容性和通用性。
MII(Medium Independent Interface)是IEEE802．3u規(guī)定的一種介質無關接口，主要作用是連接介質訪問控制層(MAC)子層與物理層(PH-Y)之間的標準以太網(wǎng)接口，負責MAC和PHY之間的通信。由于MII需要多達16根信號線，由此產(chǎn)生的I／O口需求及功耗較大，有必要對MII引腳數(shù)進行簡化，因此提出了RMII(Reduced Medium Independent Interface，精簡的介質無關接口)，即簡化了的MII。
1 硬件設計
1．1 電路設計
DP83848C的收發(fā)線路各是一對差分線，經(jīng)過變比為1：1的以太網(wǎng)變壓器后與網(wǎng)線相連。以太網(wǎng)變壓器的主要作用是阻抗匹配、信號整形、網(wǎng)絡隔離，以及濾除網(wǎng)絡和設備雙方面的噪音。典型應用如圖1所示。
圖2是DP83848C與MAC的連接電路。其中，Xl為50 MHz的有源振蕩器。
1．2 PCB布局布線
布局方面，精度為1％的49．9 Ω電阻和100 nF的去耦電容應靠近PHY器件放置，并通過最短的路徑到電源。如圖3所示，兩對差分信號(TD和RD)應平行走線，避免短截，且盡量保證長度匹配，這樣可以避免共模噪聲和EMI輻射。理想情況下，信號線上不應有交叉或者通孔，通孔會造成阻抗的非連續(xù)性，所以應將其數(shù)目降到最低；同時，差分線應盡可能走在一面，且不應將信號線跨越分割的平面，如圖4所示。信號跨越一個分割的平面會造成無法預測的回路電流，極可能導致信號質量惡化并產(chǎn)生EMI問題。注意，圖3和圖4中，陰影部分為錯誤方法。
2 RMll模式描述
RMII模式在保持物理層器件現(xiàn)有特性的前提下減少了PHY的連接引腳。
RMII由參考時鐘REF_CLK、發(fā)送使能TX_EN、發(fā)送數(shù)據(jù)TXD[1：0]、接收數(shù)據(jù)RXD[1：0]、載波偵聽／接收數(shù)據(jù)有效CRS_DV和接收錯誤RX_ER(可選信號)組成。在此基礎上，DP83848C還增加了RX_DV接收數(shù)據(jù)有效信號。
2. 1 REF_CLK——參考時鐘
REF_CLK是一個連續(xù)時鐘，可以為CRS_DV、RXD[1：O]、TX_EN、TXD[1：O]、RX_DV和RX_ER提供時序參考。REF_CLK由MAC層或外部時鐘源源提供。REF_CLK頻率應為50 MHz±50×10-6，占空比介于35％和65％之間。在RMII模式下，數(shù)據(jù)以50 MHz的時鐘頻率一次傳送2位。因此，RMII模式需要一個50 MHz有源振蕩器(而不是晶振)連接到器件的X1腳。
2．2 TX_EN——發(fā)送使能
TX_EN表示MAC層正在將要傳輸?shù)碾p位數(shù)據(jù)放到TXD[1：O]上。TX_EN應被前導符的首個半字節(jié)同步確認，且在所有待傳雙位信號載入過程中都保持確認。跟隨一幀數(shù)據(jù)的末2位之后的首個REF_CLK上升沿之前，MAC需對TX_EN取反。TX_EN的變化相對于REF_CLK是同步的。
