跟蹤雷達(dá)的高速實(shí)時(shí)信號(hào)處理系統(tǒng)研究

1 引 言

跟蹤雷達(dá)是重要的現(xiàn)代雷達(dá)體制之一，可以對(duì)目標(biāo)進(jìn)行連續(xù)跟蹤并獲取目標(biāo)航跡信息，以便進(jìn)行瞄準(zhǔn)計(jì)算。為了實(shí)現(xiàn)跟蹤作用，要求波束的主瓣指向目標(biāo)后，波束也必須連續(xù)跟隨目標(biāo)移動(dòng)，以保證天線波束的主瓣指向不斷地對(duì)準(zhǔn)運(yùn)動(dòng)目標(biāo)，并隨時(shí)測(cè)定目標(biāo)的瞬時(shí)坐標(biāo)數(shù)據(jù)，以實(shí)現(xiàn)天線對(duì)目標(biāo)的跟蹤。隨著導(dǎo)彈、火箭、人造衛(wèi)星和宇航技術(shù)的發(fā)展，采用順序比較波瓣法的圓錐掃描天線體制已經(jīng)不能滿足跟蹤高速飛行器的要求。而單脈沖跟蹤由于采用同時(shí)比較波瓣法，獲取誤差信號(hào)迅速，跟蹤速度快，誤差信號(hào)只與接收到的幾個(gè)波束的回波脈沖幅度的相對(duì)值有關(guān)，不存在目標(biāo)起伏干擾，因此角跟蹤精度高，抗干擾能力強(qiáng)，而且獲取目標(biāo)距離信息的波束在天線軸向輻射最強(qiáng)，使得雷達(dá)的作用距離也遠(yuǎn)。 跟蹤雷達(dá)對(duì)回波信號(hào)的特征提取和目標(biāo)識(shí)別對(duì)數(shù)據(jù)的運(yùn)算量和吞吐量都提出了特殊要求：即要求對(duì)和差通道正交兩路回波信號(hào)同時(shí)進(jìn)行采集，并實(shí)現(xiàn)高速傳輸、實(shí)時(shí)大容量處理。因此，其對(duì)處理性能的高要求使得大規(guī)模實(shí)時(shí)并行數(shù)字信號(hào)處理得到廣泛應(yīng)用。

文中介紹了基于多片ADSP-TS101芯片的某跟蹤雷達(dá)的高性能處理系統(tǒng)的設(shè)計(jì)。系統(tǒng)利用DSP軟件編程完成跟蹤雷達(dá)信號(hào)處理算法的實(shí)現(xiàn)，設(shè)計(jì)時(shí)充分利用ADSP-TS101芯片的內(nèi)部資源，發(fā)揮其性能，合理地解決了高速數(shù)據(jù)率問(wèn)題，在存儲(chǔ)雷達(dá)回波信號(hào)的同時(shí)，完成了對(duì)雷達(dá)回波信號(hào)高速實(shí)時(shí)的并行處理。

2 系統(tǒng)構(gòu)成

系統(tǒng)為振幅和差單脈沖跟蹤雷達(dá)，在對(duì)目標(biāo)的跟蹤時(shí)，只收到一個(gè)回波脈沖即可得到目標(biāo)的全部信息(距離、仰角和方位角)。為了實(shí)現(xiàn)距離、角度上的高精度跟蹤，系統(tǒng)距離跟蹤采用數(shù)字式距離跟蹤，通過(guò)對(duì)雷達(dá)回波信號(hào)進(jìn)行頻域分析，利用回波信號(hào)的相移或頻移與時(shí)延的對(duì)應(yīng)關(guān)系得出距離信息。角度信息的提取和跟蹤采用比幅式單脈沖。系統(tǒng)將回波信號(hào)在AD板中進(jìn)行采樣及中頻正交檢波后輸出I，Q兩路數(shù)據(jù)。在運(yùn)算板中對(duì)數(shù)據(jù)做脈沖壓縮處理后提取目標(biāo)的距離信息，再通過(guò)動(dòng)目標(biāo)檢測(cè)模塊，進(jìn)行相參積累、求模、恒虛警處理就可以實(shí)時(shí)、有效、準(zhǔn)確地檢測(cè)出目標(biāo)的距離、速度以及相對(duì)于雷達(dá)的俯仰角、方位角和角誤差，其中俯仰角、方位角與角誤差是在差通道中分時(shí)處理獲取。該系統(tǒng)構(gòu)成如圖1所示。

3系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

3.1硬件平臺(tái)

跟蹤雷達(dá)的處理系統(tǒng)硬件由A／D板、定時(shí)板、和差通道運(yùn)算板組成。A／D板可通過(guò)A／D轉(zhuǎn)換器完成對(duì)外部和差兩路通道信號(hào)的模數(shù)轉(zhuǎn)換，并且在FPGA內(nèi)對(duì)數(shù)字信號(hào)進(jìn)行正交中頻檢波，緩存并送出到運(yùn)算板。從A／D采樣精度和速度綜合考慮，選擇14 b的A／D轉(zhuǎn)換器，其采樣率可達(dá)到100 M，可以滿足系統(tǒng)對(duì)12 b有效位數(shù)和40 MHz采樣速率的要求。由于FPGA具有門(mén)陣列的高邏輯密度和高可靠性，使用FPGA實(shí)現(xiàn)正交中頻檢波具有更快的處理速度及良好的升級(jí)和擴(kuò)展性。定時(shí)板是由一片AT91RM9200和一片F(xiàn)PGA構(gòu)成的，其中AT91RM9200起控制作用，他通過(guò)從RS 422串口接收到外部主機(jī)的控制命令，對(duì)內(nèi)部系統(tǒng)進(jìn)行控制，同時(shí)根據(jù)從和差通道運(yùn)算板傳人的距離、速度、角誤差等數(shù)據(jù)，產(chǎn)生相應(yīng)的控制命令。而FPGA主要功能是進(jìn)行高速數(shù)據(jù)傳送，并由外部傳人的差分時(shí)序定時(shí)信號(hào)，產(chǎn)生AD板、和差通道板相應(yīng)的定時(shí)信號(hào)。運(yùn)算板通過(guò)FPGA完成與外界信息交互以及對(duì)DSP的運(yùn)算控制，利用4片DSP芯片完成雷達(dá)信號(hào)處理，后將運(yùn)算完的數(shù)據(jù)再由FPGA回傳到定時(shí)板，由此可見(jiàn)DSP在整個(gè)運(yùn)算過(guò)程中起著核心的作用。

該系統(tǒng)的運(yùn)算板將和差通道分開(kāi)處理，和、差通道運(yùn)算板采用同樣的設(shè)計(jì)，兩塊運(yùn)算板計(jì)算之后進(jìn)行綜合求取目標(biāo)的方位信息。考慮到系統(tǒng)的實(shí)際功能及通用性和可擴(kuò)展性，運(yùn)算板采用1片F(xiàn)PGA與4片DSP組合構(gòu)成，其組成框圖如圖2所示。基于實(shí)現(xiàn)功能和性能，所用FPGA為Cyclone II系列。而DSP采用AD公司新一代Tiger-SHARC結(jié)構(gòu)的高性能定點(diǎn)／浮點(diǎn)數(shù)字信號(hào)處理器ADSP-TS101，他具有很強(qiáng)的數(shù)據(jù)處理能力和非常高的運(yùn)算速度，片內(nèi)有高達(dá)6 Mb的雙口RlAM。另外，多條相互獨(dú)立的總線和強(qiáng)大的通信能力，使其可以方便地構(gòu)成性能更高的多處理器并行信號(hào)處理系統(tǒng)。運(yùn)算板4片DSP以松耦合的鏈路方式進(jìn)行無(wú)縫連接，每片DSP可單獨(dú)工作。在硬件設(shè)計(jì)時(shí)，前一片DSP的FLAG0引腳連到下一片DSP的中斷引腳IQR0，這樣就可以用中斷機(jī)制控制鏈路口的傳輸。每個(gè)DSP的其余中斷引腳和FLAG引腳都與FPGA相連，從而不直接相連的DSP之間可以通過(guò)FPGA進(jìn)行通信。DSP1通過(guò)FLASH加載程序，DSP2，DSP3，DSP4的程序通過(guò)鏈路口串行加載。加載完成后，程序進(jìn)入等待狀態(tài)，一直到中斷來(lái)到時(shí)，開(kāi)始運(yùn)行主程序，完成處理任務(wù)。

3.2軟件設(shè)計(jì)

軟件編程最重要的是軟件處理的高效性，因此在設(shè)計(jì)信號(hào)處理軟件時(shí)，要對(duì)每個(gè)模塊的運(yùn)算高效性做詳細(xì)的分析�；�于系統(tǒng)硬件構(gòu)成，主要介紹對(duì)運(yùn)算板2片DSP編程，完成對(duì)雷達(dá)回波信號(hào)的脈沖壓縮、動(dòng)目標(biāo)檢測(cè)(MTD)的運(yùn)算實(shí)現(xiàn)。系統(tǒng)運(yùn)算板中，DSP1通過(guò)并行總線使用DMA握手的方式讀入中頻解調(diào)后的和／差通道I、Q路數(shù)據(jù)，對(duì)數(shù)據(jù)進(jìn)行脈沖壓縮。后將處理的數(shù)據(jù)按波門(mén)通過(guò)鏈路口1發(fā)送給DSP2。DSP2對(duì)脈壓數(shù)據(jù)經(jīng)過(guò)32個(gè)周期的積累后，采用FFT實(shí)現(xiàn)窄帶多普勒濾波器組，完成相參積累，并對(duì)結(jié)果進(jìn)行求模、恒虛警處理，最后將處理結(jié)果通過(guò)鏈路口0傳送給DSP4。

系統(tǒng)中需對(duì)32個(gè)通道(周期)的數(shù)據(jù)依次進(jìn)行脈壓后做相參積累和CFAR。為了實(shí)現(xiàn)并行處理，提高DSP處理速度，實(shí)現(xiàn)數(shù)據(jù)處理的連續(xù)性和等待數(shù)據(jù)傳輸時(shí)間的最小，在設(shè)計(jì)中將DMA傳輸與內(nèi)核并行工作。具體做法是將DSP的輸人RAM邏輯上分成兩個(gè)大小相等的部分A和B。當(dāng)外部數(shù)據(jù)向A(B)寫(xiě)數(shù)據(jù)時(shí)，DSP從B(A)取出上一批已經(jīng)存人的數(shù)據(jù)，然后進(jìn)行處理。其輸出RAM設(shè)置過(guò)程同輸入RAM。在實(shí)現(xiàn)中，DSP進(jìn)行完初始化后，等待外部中斷的到來(lái)。外部中斷是告知DSP外部數(shù)據(jù)(雙口RAM中)已經(jīng)準(zhǔn)備好，可以進(jìn)行處理的握手信號(hào)。進(jìn)人中斷后，先啟動(dòng)DMA進(jìn)行外部數(shù)據(jù)的輸入，同時(shí)內(nèi)核進(jìn)行對(duì)上一批輸人數(shù)據(jù)的運(yùn)算，存入存儲(chǔ)區(qū)，把上一批的結(jié)果送入下一運(yùn)算模塊。下面給出軟件設(shè)計(jì)流程圖，如圖3所示。