TMS320C54X在GSM綜合測(cè)試儀中的應(yīng)用

肖后　　李玉柏　　電子科技大學(xué)

　　摘要：研制的移動(dòng)電話(huà)無(wú)線(xiàn)電測(cè)試儀是基于X86平臺(tái)，結(jié)合DSP處理技術(shù)，單片機(jī)技術(shù)和多模塊結(jié)構(gòu)的臺(tái)式儀器，能用于GSM900/GSM1800/GSM1900等移動(dòng)電話(huà)的測(cè)試。


　　關(guān)鍵詞：測(cè)試設(shè)備　　設(shè)計(jì)　　應(yīng)用



　　移動(dòng)電話(huà)正在迅速地發(fā)展與普及，手機(jī)的測(cè)試和維修服務(wù)的需求也隨之迅速增大，研制和生產(chǎn)國(guó)產(chǎn)的測(cè)試設(shè)備勢(shì)在必行，為此而開(kāi)展了有關(guān)的研制工作。



　　一、綜合測(cè)試系統(tǒng)介紹



　　研制的綜合測(cè)試系統(tǒng)分為模擬和數(shù)字兩大部分，在功能上相當(dāng)于GSM通信系統(tǒng)中的基站（BS）子系統(tǒng)的功能的特性。它以X86平臺(tái)為基礎(chǔ)，擴(kuò)展了兩塊電路板。一個(gè)是模擬板，管理模擬信號(hào)的發(fā)射，接收。一塊是基帶處理板，和X86平臺(tái)接口�；鶐�處理板接收I（同相信號(hào)），Q（正交信號(hào)），RAMP（功率斜坡信號(hào)）模擬信號(hào)，進(jìn)行參數(shù)計(jì)算機(jī)、分析。處理結(jié)果通過(guò)數(shù)據(jù)線(xiàn)傳送到X86計(jì)算機(jī)，以圖形或數(shù)字的形式顯示出來(lái)，同時(shí)系統(tǒng)可以根據(jù)需要產(chǎn)生適當(dāng)?shù)男盘?hào)和信令，經(jīng)過(guò)GMSK調(diào)制成為模擬I,Q信號(hào)，送給模擬板發(fā)送。



　　GSM手機(jī)綜合測(cè)試儀主要完成以下測(cè)試功能：



　　1、手機(jī)語(yǔ)音突發(fā)脈沖功率斜坡的測(cè)試。



　　2、語(yǔ)音信號(hào)相位誤差的測(cè)試。



　　3、語(yǔ)音信號(hào)頻率誤差的測(cè)試。



　　4、語(yǔ)音信號(hào)定時(shí)誤差的測(cè)試。



　　5、無(wú)線(xiàn)接口信令的測(cè)試。



　　二、綜合測(cè)試系統(tǒng)的設(shè)計(jì)



　　系統(tǒng)的設(shè)計(jì)采用了模塊化設(shè)計(jì)方法，整個(gè)系統(tǒng)分為8個(gè)子模塊。其中4個(gè)需要根據(jù)現(xiàn)場(chǎng)情況進(jìn)行運(yùn)算的模塊的功能由SDP來(lái)實(shí)現(xiàn)。這就必須考慮到它們彼此之間的數(shù)據(jù)通訊以及它們和計(jì)算機(jī)的ISA總線(xiàn)間的數(shù)據(jù)交換。這些功能要求SDP有足夠的外部通訊口。在實(shí)際設(shè)計(jì)時(shí)，它們之間的通訊由BSP完成，其間的邏輯功能控制由一塊CPLD來(lái)完成。在選用DSP芯片時(shí)，主要應(yīng)考慮性能能否滿(mǎn)足快速判讀算法的要求。具體地說(shuō)就是要求選擇那些指令周期短、數(shù)據(jù)吞吐率高、通信能力強(qiáng)、指令集功能完備的處理器，同時(shí)也要兼顧功耗和開(kāi)發(fā)支持環(huán)境等因素。根據(jù)本系統(tǒng)的實(shí)際要求：實(shí)時(shí)處理，計(jì)算量大，測(cè)試系統(tǒng)的內(nèi)部模塊間相互通訊能力要求高等，核心器件最后采用了德州儀器（TI）公司TMS320C5000系列中的TMS320VC5409芯片。




　　TMS320VC54x是TI的16位定點(diǎn)DSP，采用了改進(jìn)的哈佛結(jié)構(gòu)，它有一條程序總線(xiàn)和三條數(shù)據(jù)總線(xiàn)，高度并行性的算術(shù)邏輯單元ALU，專(zhuān)用硬件邏輯，片內(nèi)存儲(chǔ)器，片內(nèi)外設(shè)和高度專(zhuān)業(yè)化的指令集，使該芯片速度高，操作靈活。哈佛結(jié)構(gòu)的程序和數(shù)據(jù)空間分開(kāi)，允許同時(shí)對(duì)程序指令和數(shù)據(jù)進(jìn)行訪(fǎng)問(wèn)，提供了很高的并行度，兩個(gè)讀和一個(gè)寫(xiě)操作可以在一個(gè)周期里完成。因此并行存儲(chǔ)指令和專(zhuān)用指令可以在這種結(jié)構(gòu)中得到充分利用。另外，改進(jìn)的哈佛結(jié)構(gòu)使數(shù)據(jù)可以在數(shù)據(jù)和程序空間之間傳送。并行性支持在一個(gè)機(jī)器周期里完成一系列算術(shù)、邏輯和位處理運(yùn)算。另外，C54x有管理中斷，循環(huán)運(yùn)算和功能調(diào)用的控制結(jié)構(gòu)。在C54X中，算術(shù)邏輯單元的移位器和指數(shù)檢測(cè)器使得各種數(shù)值運(yùn)算執(zhí)行單周期化。指數(shù)編碼器支持話(huà)音編碼的浮點(diǎn)運(yùn)算。還有一個(gè)比較選擇存儲(chǔ)單元（CSSU），大大加速了Viterbi譯碼的速度。C54x的外圍通訊能力也很強(qiáng)。如VC5409和3個(gè)BSP（緩沖串口），1個(gè)HPI（主機(jī)接口）；VC5402有2個(gè)BSP,1個(gè)HPI。



　　在本綜合測(cè)試儀器的設(shè)計(jì)過(guò)程中，采用了SDP+CPLD(FPGA)的結(jié)構(gòu)。



　　隨著大規(guī)�？删幊唐骷�的發(fā)展，采用DSP+ASIC結(jié)構(gòu)的信號(hào)處理系統(tǒng)顯示出了其優(yōu)越性，正逐步得到重視。與通用集成電路相比，ASIC芯片具有體積小，重量輕，功耗低可靠性高等幾個(gè)方面的優(yōu)勢(shì)，而且在大批量應(yīng)用時(shí)，可降低成本。



　　現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是在專(zhuān)用ASIC的基礎(chǔ)上發(fā)展起來(lái)的，它克服了專(zhuān)用ASIC不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電路的修改和維護(hù)很方便。目前，F(xiàn)PGA的容量已經(jīng)達(dá)到了百萬(wàn)門(mén)級(jí)，使得FPGA成為解決系統(tǒng)級(jí)設(shè)計(jì)的重要選擇方案之一。



　　SDP+FPGA結(jié)構(gòu)最大的特點(diǎn)是結(jié)構(gòu)靈活，有較強(qiáng)的通信性，適于模塊化設(shè)計(jì)，從而能夠提高算法效率；同時(shí)其開(kāi)發(fā)周期較短，系統(tǒng)易于維護(hù)和擴(kuò)展，適合于實(shí)時(shí)信號(hào)處理。



　　實(shí)時(shí)信號(hào)處理系統(tǒng)中，低層的信號(hào)預(yù)處理算法處理的數(shù)據(jù)量大，對(duì)處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適于用FPGA進(jìn)行硬件實(shí)現(xiàn)，這樣能同時(shí)兼顧速度及靈活性，高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運(yùn)算速度高、尋址方式靈活、通信機(jī)制強(qiáng)大的DSP芯片來(lái)實(shí)現(xiàn)。



　　本設(shè)計(jì)中的DSP主要用于運(yùn)算部分：接收模塊，解碼模塊，發(fā)射模塊，信令模塊。它們的算法相對(duì)復(fù)雜、靈活，完成由模擬板送來(lái)的基帶信號(hào)和控制信號(hào)的處理，完成信號(hào)的信道解碼。接收信道解碼后的信號(hào)，進(jìn)行信源解碼，去交織，以及完成對(duì)一些參數(shù)的計(jì)算，如：頻率誤差，相位誤差，定時(shí)誤差，功率斜坡測(cè)試等。對(duì)大部分信令，184個(gè)比特的消息，經(jīng)過(guò)Fire碼的1/2卷積碼等編碼處理后，達(dá)到456個(gè)比特，交織（按一定規(guī)律分）在8個(gè)半突發(fā)脈沖上，或者4個(gè)整突發(fā)脈沖上。還要完成消息的組織，無(wú)線(xiàn)信道的分配，移動(dòng)管理，通信管理，短消息業(yè)務(wù)等。



　　在本設(shè)計(jì)中的CPLD主要完成邏輯控制，如：DSP的HPI口和ISA接口的邏輯和SPEECH功能的邏輯。FPGA完成相關(guān)器的功能。相關(guān)器是對(duì)輸入的數(shù)據(jù)流（由信道解碼DSP的串口輸入）和相應(yīng)的標(biāo)準(zhǔn)BITS串（FPGA中預(yù)先設(shè)置好的訓(xùn)練序列）相同，統(tǒng)計(jì)得到的BITS串的1的個(gè)數(shù)。CPLD和FPGA完成的運(yùn)算相對(duì)簡(jiǎn)單，但對(duì)其處理速度要求很高。特別是相關(guān)器，它是對(duì)140個(gè)左右的BITs并行同成。如果用DSP來(lái)實(shí)現(xiàn)相同的功能，則其速度要求為至少150Mbps，顯然用FPGA來(lái)完成具有現(xiàn)實(shí)意義。



　　對(duì)于DSP的調(diào)試采用的是TI的CCS。通過(guò)往DSP程序存儲(chǔ)區(qū)中寫(xiě)入一個(gè)簡(jiǎn)單的方波發(fā)生器的測(cè)試程序，使DSP的XF引腳交替為高低電平，使其引腳上的發(fā)光二極管閃爍，以驗(yàn)證DSP已經(jīng)能完全正常地工作。



　　在Xilinx Foundation開(kāi)發(fā)環(huán)境下，下載程序到FPGA，程序顯示下載成功。檢查FPGA的DONE引腳為高電平。然后用VHDL設(shè)計(jì)了一個(gè)簡(jiǎn)單的時(shí)鐘分頻電路，下載進(jìn)FPGA后，在相應(yīng)的引腳能正確地用示波器觀(guān)察到波形。對(duì)CPLD的調(diào)試也是通過(guò)用生成的程序來(lái)對(duì)其特定引腳置位完成。



　　至此，芯片級(jí)的調(diào)試已經(jīng)完成，下面要做的是和模擬板的聯(lián)調(diào)，做系統(tǒng)級(jí)別的調(diào)試。本設(shè)計(jì)中采用的基于DSP+FPGA模式，為設(shè)計(jì)如何處理軟硬件的關(guān)系提供了一個(gè)較好的解決方案。同時(shí)，該系統(tǒng)具有靈活的處理結(jié)構(gòu)，對(duì)不同結(jié)構(gòu)的算法都有較強(qiáng)的適應(yīng)能力，尤其適合實(shí)時(shí)信號(hào)處理任務(wù)。



　　DSP由于其提供了高速處理能力，并有靈活的應(yīng)用性和快速的升級(jí)。在與FPGA的結(jié)合下，其在未來(lái)的實(shí)時(shí)數(shù)字信號(hào)處理中將得到更加廣泛的應(yīng)用。



　　摘自《電子質(zhì)量》2001.7