基于軟件測試技術(shù)的FPGA測試研究[圖]

摘要：基于對FPGA系統(tǒng)失效機(jī)理的深入分析，提出了軟件測試技術(shù)在FPGA測試中的應(yīng)用，并分析了其可行性；通過對比FPGA與軟件系統(tǒng)的異同，歸納出FPGA特有的測試要求，從而在軟件測試技術(shù)的基礎(chǔ)上針對FPGA的特點進(jìn)行改進(jìn)，形成了一套實用的FPGA測試方法。

現(xiàn)場可編程門陣列（FPGA）的出現(xiàn)大大壓縮了電子產(chǎn)品研發(fā)的周期和成本，由于FPGA器件具有高密度、低功耗、高速、高可靠性等優(yōu)點，在航空、航天、通信、工業(yè)控制等方面得到了大量應(yīng)用。隨著FPGA應(yīng)用領(lǐng)域的擴(kuò)展以及重要性和復(fù)雜程度的提高，其可靠性問題變得越來越突出，因此對FPGA系統(tǒng)的測試需求變得尤為迫切。

目前FPGA測試技術(shù)的研究主要集中于對FPGA芯片資源的測試，通過編程覆蓋FPGA所有的邏輯資源[1，2]和連接資源，驗證每個單元基本邏輯功能的正確性，而無法對電路的整體行為進(jìn)行有效的驗證。硬件描述語言(HDL)是FPGA電路設(shè)計的主要實現(xiàn)方式，和軟件一樣，HDL也是人腦思維的邏輯產(chǎn)物，同樣存在著不希望或不可接受的人為錯誤。隨著設(shè)計復(fù)雜程度的提高，由HDL引入的缺陷成為影響FPGA可靠運(yùn)行的關(guān)鍵因素，對FPGA電路行為的測試成為提高系統(tǒng)質(zhì)量和可靠性的重要環(huán)節(jié)。

MIN Y.H.提出了在FPGA系統(tǒng)中進(jìn)行高層測試的必要性。高層測試即任何高于門級的測試，考慮的是高層描述，如HDL、狀態(tài)圖、功能塊圖等，通過高層測試發(fā)現(xiàn)設(shè)計中的缺陷，并在系統(tǒng)的開發(fā)階段充分考慮測試需求，指導(dǎo)系統(tǒng)設(shè)計。以此為基礎(chǔ)，先后提出了一系列具體的實施方法，如層次化的測試方法、基于電路功能或結(jié)構(gòu)的測試方法、基于模擬的測試方法等。

1 研究背景

1.1 軟件測試技術(shù)概述

在IEEE的軟件工程標(biāo)準(zhǔn)術(shù)語中，軟件測試定義為使用人工和自動手段來運(yùn)行或測試某個系統(tǒng)的過程，其目的在于檢驗它是否滿足規(guī)定的需求或找出預(yù)期結(jié)果與實際結(jié)果之間的差別。

按照測試級別，軟件測試包括單元測試、部件測試、配置項測試、系統(tǒng)測試等；按照測試方法，軟件測試可分為動態(tài)測試和靜態(tài)測試，動態(tài)測試又可分為黑盒測試和白盒測試。靜態(tài)測試包括了代碼審查、靜態(tài)分析、代碼走查等測試類型；動態(tài)測試包括邏輯測試、功能測試、性能測試、接口測試等測試類型。白盒測試通常采用以邏輯覆蓋衡量的結(jié)構(gòu)性測試技術(shù)；黑盒測試通常采用包括功能分解、等價類劃分、邊界值分析等在內(nèi)的功能性測試技術(shù)。

1.2 FPGA系統(tǒng)的特點

FPGA作為可編程邏輯器件，通過編程的方式(如HDL)將通用芯片配置成用戶需要的硬件數(shù)字電路，F(xiàn)PGA和軟件系統(tǒng)具有相似的結(jié)構(gòu)和開發(fā)方式，HDL與軟件都是人腦思維邏輯的產(chǎn)物，具有相似的語法和失效機(jī)理。因此，將軟件測試的成熟技術(shù)用于FPGA測試，在理論和操作上均具有可行性。

但是，由于軟硬件系統(tǒng)本質(zhì)上的不同，F(xiàn)PGA和軟件系統(tǒng)在測試要求上存在一定的差異，表1從開發(fā)方式、代碼執(zhí)行順序、受硬件影響程度、執(zhí)行結(jié)果的隨機(jī)性以及應(yīng)用領(lǐng)域等方面，歸納了FPGA和軟件系統(tǒng)的不同之處。

2 FPGA特有測試要求

針對FPGA和軟件系統(tǒng)的差異，存在不同于軟件測試特有的測試要求，包括HDL代碼檢測要求、測試級別要求和時序測試用例設(shè)計要求等。

2.1 HDL代碼檢測要求

由于HDL代碼并行執(zhí)行并存在硬件環(huán)境的影響以及競爭、冒險等不確定結(jié)果，在白盒測試中具有不同于軟件測試的要求。一方面，不同于軟件的控制流和數(shù)據(jù)流，并行程序的時序和信號流是一對相互依存的信息，程序的邏輯狀態(tài)由二者共同確定。這就要求在測試中，既要依據(jù)信號流圖對組合邏輯進(jìn)行驗證，還要依據(jù)時序圖分析時變信號的時序一致性。另一方面，硬件特征對運(yùn)行結(jié)果的影響也是代碼檢測中需要考慮的因素。在編碼規(guī)范的制定上，應(yīng)當(dāng)充分考慮并行程序的特點，正確處理與硬件資源之間的關(guān)系，避免競爭、冒險等不確定結(jié)果的產(chǎn)生。

2.2 測試級別的要求

與傳統(tǒng)自底向上的電子設(shè)計技術(shù)不同，F(xiàn)PGA采用與軟件開發(fā)相同的自頂向下的設(shè)計方法。一個項目的開發(fā)過程，從系統(tǒng)的分解、RTL模型的建立、門級模型的產(chǎn)生，到最終的可以物理布線實現(xiàn)的底層電路，是一個從高抽象級別到低抽象級別的開發(fā)周期。在開發(fā)過程中，需要在每一階段分別進(jìn)行行為仿真、功能仿真、門級時序仿真等仿真驗證，而在測試階段需要自底向上依次從門級、元件功能級到系統(tǒng)行為級進(jìn)行測試。

2.3 時序測試用例設(shè)計要求

FPGA的并行運(yùn)算和高響應(yīng)速度的特性，使其在對高速時序邏輯的處理中得到廣泛應(yīng)用。因此對FPGA系統(tǒng)功能、性能的測試中，不能僅僅局限于對穩(wěn)態(tài)輸入輸出的驗證，還需要驗證系統(tǒng)對時序信號的響應(yīng)及輸出量隨時間變化正確性的判斷。因此在測試用例的設(shè)計中，需要對系統(tǒng)輸入、輸出的時間變化趨勢進(jìn)行規(guī)定，并提供動態(tài)輸出信號的判斷準(zhǔn)則，同時需要開發(fā)時序測試環(huán)境支持測試用例的執(zhí)行。

3 FPGA測試技術(shù)框架

3.1 測試級別

把抽象的實體結(jié)合成單個或統(tǒng)一實體的過程稱為綜合，F(xiàn)PGA系統(tǒng)的每一步開發(fā)過程都可以稱為一個綜合環(huán)節(jié)，即將自然語言表示經(jīng)過自然語言綜合轉(zhuǎn)換為HDL算法表示，再通過行為綜合轉(zhuǎn)換在寄存器傳輸（RTL）級，進(jìn)一步通過邏輯綜合轉(zhuǎn)換為邏輯門的表示，最終通過結(jié)構(gòu)綜合轉(zhuǎn)換為版圖表示。對于每一個綜合環(huán)節(jié)，都對應(yīng)響應(yīng)的測試級別，F(xiàn)PGA測試的“V”模型如圖1所示。

與軟件測試一樣，在FPGA的開發(fā)階段，測試就扮演著驗證和確認(rèn)的角色。但不同的是，F(xiàn)PGA的每一個綜合環(huán)節(jié)的輸出結(jié)果都是一種對設(shè)計的形式化表示方法，不但可以通過靜態(tài)的方法檢查驗證，而且有強(qiáng)大的仿真工具能夠支持在開發(fā)階段對各個綜合環(huán)節(jié)進(jìn)行動態(tài)仿真驗證，這樣更有利于盡早發(fā)現(xiàn)缺陷，減少缺陷修改的成本。

而在測試階段，在真實環(huán)境下，自底向上依次進(jìn)行門級、單元級、元件級和系統(tǒng)級測試，以分別對門級模型、RTL模型、行為模型和系統(tǒng)需求進(jìn)行驗證。

（1）門級測試：驗證基本邏輯門的正確性。

（2）單元測試：FPGA的單元包括并行代碼塊，以及順序代碼中進(jìn)程、函數(shù)和過程。在這一級別的測試中，對RTL模型規(guī)定的各單元功能、邏輯、接口等逐項進(jìn)行測試。

（3）元件測試：在FPGA開發(fā)中，將具有一定功能和接口的電路封裝成的可復(fù)用單元稱為元件（component），通過對元件的例化和連接構(gòu)成具有更復(fù)雜功能的元件，直到構(gòu)成整個系統(tǒng)。在元件測試中，通過元件的輸入輸出接口，對元件的行為進(jìn)行驗證。元件測試包括對元件集成的測試，從對最底層元件測試開始，是一個自底向上逐層集成的過程。

（4）系統(tǒng)測試：針對完整的FPGA系統(tǒng)的測試，驗證FPGA系統(tǒng)對規(guī)定的功能、性能等需求的滿足性。

在FPGA系統(tǒng)開發(fā)過程中，邏輯綜合和結(jié)構(gòu)綜合過程基本通過綜合工具由計算機(jī)自動完成，開發(fā)者主要是依據(jù)仿真結(jié)果進(jìn)行修改與優(yōu)化；而在自然語言綜合和行為綜合中，需要大量的人工介入，是缺陷引入的主要環(huán)節(jié)，也是FPGA測試的重點。

3.2 測試類型

與軟件測試相同，F(xiàn)PGA測試可分為靜態(tài)測試和動態(tài)測試。靜態(tài)測試包括文檔審查、代碼審查、靜態(tài)分析、代碼走查等類型。在代碼審查中，除了進(jìn)行軟件測試的相關(guān)檢查項外，還包括檢查代碼運(yùn)行時序的正確性、代碼的魯棒性和代碼的可綜合性。而在代碼走查中，需要沿程序的時序和信號流兩個相關(guān)維度，驗證代碼的動態(tài)執(zhí)行情況。

動態(tài)測試不但沿用軟件測試中一般采用的邏輯測試、功能測試、性能測試、接口測試、強(qiáng)度測試、余量測試、安全性測試、恢復(fù)性測試、邊界測試、數(shù)據(jù)處理測試等，還包含F(xiàn)PGA系統(tǒng)特有的下載與配置測試、魯棒性測試等。

（1）下載與配置測試：測試系統(tǒng)是否能夠正確實現(xiàn)程序的下載和芯片的配置。一般需要進(jìn)行不同目標(biāo)芯片和編程方式的下載與配置測試，對可重構(gòu)FPGA系統(tǒng)重構(gòu)能力的測試。

（2）魯棒性測試：驗證系統(tǒng)能否避免干擾和沖突得到穩(wěn)定而可靠的輸出測試，一般需要測試輸出電平的穩(wěn)定性、輸出邏輯的確定性及系統(tǒng)抗電磁干擾的能力。

3.3 測試方法與測試環(huán)境

白盒測試和黑盒測試是軟件測試中的兩大方法，在FPGA測試中同樣適用。除此之外，由于嵌入式邏輯分析儀的支持，使得灰盒測試在FPGA測試中具有很好的應(yīng)用前景。

（1）白盒測試是結(jié)構(gòu)性測試方法，根據(jù)代碼的內(nèi)部特征設(shè)計、選擇測試用例。FPGA的白盒測試一般在仿真環(huán)境下進(jìn)行，可分為代碼仿真、門級仿真和時序仿真。代碼仿真不考慮硬件特性，輸出理想情況下源代碼執(zhí)行結(jié)果，具有直觀、速度快的特點，可以在設(shè)計的最初階段盡早發(fā)現(xiàn)問題；門級仿真是針對代碼綜合后生成的門級網(wǎng)表或是實現(xiàn)后生成的門級模型進(jìn)行的仿真，可以檢驗綜合或?qū)崿F(xiàn)后對系統(tǒng)或模塊功能的滿足性。時序在門級仿真的基礎(chǔ)上加入時延文件即時序仿真，時序仿真能夠比較真實地反映邏輯的時延與功能，但對于邏輯量大的系統(tǒng)耗時較長。

（2）黑盒測試是一種功能性測試方法，只測試產(chǎn)品對功能、性能等需求的滿足性，而不考慮產(chǎn)品的內(nèi)部結(jié)構(gòu)和處理過程。軟件測試中的測試方法和測試環(huán)境可以對FPGA中的組合邏輯進(jìn)行有效的測試。而對于時序邏輯，測試環(huán)境還包含了對動態(tài)輸入、動態(tài)數(shù)據(jù)采集的支持，以及對采集數(shù)據(jù)的比較分析。在測試用例的設(shè)計中，規(guī)定系統(tǒng)輸入、輸出隨時間變化的趨勢，并對特殊的評價方法和通過準(zhǔn)則進(jìn)行定義。

（3）目前主流的FPGA開發(fā)工具都提供了嵌入式邏輯分析儀工具，使得灰盒測試成為了可能。嵌入式邏輯分析儀的原理是在FPGA真實運(yùn)行環(huán)境內(nèi)部，利用冗余的芯片資源，將預(yù)制的系統(tǒng)內(nèi)部信號實時通過接口輸出。這樣就可以在軟件真實運(yùn)行中，監(jiān)視軟件內(nèi)部的信號、變量和狀態(tài)，避免了由于輸入輸出域信息丟失以及容錯環(huán)節(jié)造成的代碼缺陷無法暴露的問題，提高了FPGA代碼的測試性[7]。

4 應(yīng)用實例

以軟件測試為基礎(chǔ)的FPGA測試技術(shù)已經(jīng)得到了成功的應(yīng)用。對某數(shù)字調(diào)制解調(diào)系統(tǒng)進(jìn)行了測試，該系統(tǒng)以Altera公司EP1C3T144芯片為宿主機(jī)，采用VHDL語言編寫，實現(xiàn)了偏移四相相移鍵控(OQPSK)的調(diào)制、解調(diào)功能。
測試項目組對該系統(tǒng)在元件級、系統(tǒng)級進(jìn)行了測試，包括靜態(tài)分析、代碼審查、邏輯測試、功能測試、性能測試、邊界測試、魯棒性測試、安全性測試等測試類型，其中：

（1）靜態(tài)分析采用HDL Designer工具進(jìn)行了編碼規(guī)則檢查，共分析出違反編碼規(guī)則43處，其中2處存在代碼問題，得到了正確的修改，25處影響了代碼的可讀性和維護(hù)性，提出改進(jìn)建議，均進(jìn)行了相應(yīng)處理。

（2）代碼審查發(fā)現(xiàn)代碼問題4處，均為代碼和設(shè)計文檔不一致所造成，全部修改正確，并提出一處影響邏輯門資源使用效率的改進(jìn)建議。

（3）元件測試采用Altera Modelsim工具在仿真環(huán)境下進(jìn)行，共設(shè)計測試用例95個，全部執(zhí)行通過。

（4）系統(tǒng)測試環(huán)境由任意波形發(fā)生器Agilent 33250A、邏輯分析儀Agilent 16902B和示波器Agilent MS09404構(gòu)成動態(tài)測試環(huán)境，如圖2所示，設(shè)計測試用例48個，其中33個規(guī)定了輸入、輸出信號的動態(tài)時序，測試用例全部執(zhí)行通過。

經(jīng)過測試以及相應(yīng)的修改和回歸，該FPGA系統(tǒng)代碼質(zhì)量和可靠性得到了提高，系統(tǒng)功能、性能得到了驗證。

軟件測試技術(shù)在FPGA測試中的成功應(yīng)用，有效解決了FPGA系統(tǒng)的測試問題。通過測試，提高了硬件描述語言的編寫質(zhì)量和系統(tǒng)的可靠性，并對FPGA的電路行為進(jìn)行了有效的驗證。動態(tài)測試時序測試用例的自動生成，以及系統(tǒng)輸出波形與預(yù)期的自動比較和判斷，將成為未來進(jìn)一步研究的重點。隨著FPGA系統(tǒng)在各關(guān)鍵領(lǐng)域的進(jìn)一步普及，以軟件測試為基礎(chǔ)的FPGA測試將具有更廣闊的應(yīng)用前景。